第1章：综合项目实战——基于Zynq的动态重构系统设计

各位同学，欢迎来到这门课的最后一章。说实话，每次讲到这，我都挺感慨的。前面29章我们聊了那么多理论、协议、工具链，今天终于要把它们串起来了。

这一章，我们不讲虚的。直接拿一个真实项目——基于Zynq的动态部分重构系统，从需求分析一路干到板级验证。我会把我这些年踩过的坑、总结的经验，全都揉进去。

1.1 项目背景与需求分析

先说说项目背景。我几年前接手过一个通信项目，FPGA需要同时支持多种调制解调算法。但问题是，芯片资源有限，不可能把所有算法都塞进去。怎么办？

动态部分重构（DPR）就是答案。说白了，就是让FPGA在运行时，只换掉一部分逻辑，其他部分照常工作。

这个项目的核心需求有三点：

  • 功能切换：系统需要支持QPSK、16QAM、64QAM三种解调模式，且切换时不能中断数据流。
  • 资源约束：Zynq-7020的LUT只有53K，必须复用部分逻辑。
  • 实时性：重构时间必须控制在5ms以内，否则会影响通信协议。

嗯，这里要注意。需求分析阶段最容易犯的错，就是只盯着功能看，忽略了时序和资源。我见过太多项目，做到一半才发现资源不够用，只能推倒重来。

1.2 系统架构设计

需求明确了，接下来就是搭架构。我个人习惯，先画一张顶层框图，把模块划分清楚。

核心思路：将系统分为静态区和动态区。静态区放PS端（ARM处理器）和固定外设，动态区放可重构的解调模块。

下面这张图，是我当时项目里用的架构，我把它简化了一下：

静态区（Static Region） PS端（ARM Cortex-A9） 配置管理、数据调度 AXI互联总线 数据通路 ICAP控制器 重构配置接口 DDR控制器 数据缓存 动态区（Dynamic Region） 可重构模块A QPSK解调器 bit文件：qpsk.bit 可重构模块B 16QAM解调器 bit文件：16qam.bit 可重构模块C 64QAM解调器 bit文件：64qam.bit 数据流 重构控制信号 动态选择器（由PS控制切换） 解调数据输出

这张图里，静态区负责控制、缓存和配置管理，动态区放三个解调模块。每次只激活一个，其他两个处于空闲状态。

我的经验：动态区的划分一定要留足余量。我曾经因为贪图省资源，把动态区压得太紧，结果布线时发现时序收敛不了。后来我学乖了，动态区至少留20%的冗余。

1.3 模块化设计要点

模块化设计是DPR的核心。说白了，就是把每个可重构模块做成一个独立的工程，最后再拼到一起。

具体步骤是这样的：

  1. 定义接口：所有动态模块的输入输出必须完全一致。包括数据位宽、时钟域、握手信号。
  2. 使用同步设计：动态模块内部尽量用单时钟域，避免跨时钟域问题。
  3. 添加边界逻辑：在动态区和静态区之间，插入寄存器或FIFO，防止毛刺信号传播。

举个例子，三个解调模块的接口定义如下：

信号名 方向 位宽 说明
clk 输入 1 系统时钟，100MHz
rst_n 输入 1 异步复位，低有效
data_in 输入 16 I/Q采样数据，实部虚部各8位
data_valid 输入 1 输入数据有效标志
data_out 输出 8 解调后的符号数据
data_ready 输出 1 输出数据有效标志

你看，接口完全统一。这样在重构时，静态区不需要改任何逻辑，只管把新的bit文件加载进去就行。

1.4 重构流程与状态机

动态重构的流程，我习惯用一个状态机来描述。嗯，这里要仔细看，因为很多新手在这里翻车。

// 重构控制状态机（简化版）
typedef enum {
    IDLE,       // 空闲状态，等待重构请求
    DISABLE,    // 禁用当前模块输出
    LOAD_BIT,   // 通过ICAP加载bit文件
    ENABLE,     // 启用新模块输出
    ERROR       // 错误处理
} reconf_state_t;

reconf_state_t current_state = IDLE;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        current_state <= IDLE;
    end else begin
        case (current_state)
            IDLE: begin
                if (reconf_request) begin
                    current_state <= DISABLE;
                end
            end
            DISABLE: begin
                // 等待当前数据流排空
                if (fifo_empty) begin
                    current_state <= LOAD_BIT;
                end
            end
            LOAD_BIT: begin
                // ICAP加载完成
                if (icap_done) begin
                    current_state <= ENABLE;
                end
            end
            ENABLE: begin
                // 新模块开始工作
                current_state <= IDLE;
            end
            ERROR: begin
                // 错误恢复
                if (error_clear) begin
                    current_state <= IDLE;
                end
            end
        endcase
    end
end

注意：DISABLE状态非常关键。我曾经遇到过，重构时旧模块还在输出数据，结果新模块一启动，数据就乱了。一定要等FIFO排空，再加载新bit文件。

1.5 板级验证与调试

设计做完，最终还是要上板子跑。板级验证这一步，我建议分三步走：

  • 第一步：静态区验证。先把动态区固定成一个模块，验证整个数据通路是否正常。
  • 第二步：单模块重构验证。只加载一个动态模块，测试重构功能是否正常。
  • 第三步：多模块切换验证。连续切换三个模块，观察数据是否连续、有无毛刺。

我记得有一次，单模块验证一切正常，但一切换就死机。查了两天才发现，是ICAP的时钟频率太高，导致配置数据出错。后来把ICAP时钟降到50MHz，问题就解决了。

调试小技巧：在Vivado的Hardware Manager里，可以实时查看ICAP的状态寄存器。如果看到CRC_ERROR标志置位，说明bit文件加载出错了。这时候别慌，先检查时钟和复位。

1.6 项目文档撰写规范

最后，聊聊文档。很多工程师觉得文档是浪费时间，但我告诉你，好的文档能救你的命。

我个人的文档模板是这样的：

章节 内容 说明
1. 需求分析 功能需求、性能指标、资源约束 写清楚为什么要做DPR
2. 架构设计 顶层框图、模块划分、接口定义 附上SVG或Visio图
3. 详细设计 状态机、时序图、关键代码 代码要加注释
4. 验证计划 仿真用例、板级测试步骤 写清楚通过标准
5. 测试报告 测试结果、波形截图、问题记录 失败案例也要写

你想想看，如果半年后你回头改这个项目，没有文档，你连接口定义都记不清。所以，文档不是写给领导看的，是写给未来的自己看的。

好了，这一章的内容就到这里。动态重构是个实战性很强的技术，光看理论没用，一定要动手做。希望你能从这一章里，找到一些实用的思路和方法。

公众号:蓝海资料掘金营，微信deep3321

← 上一章 📖 返回目录 下一章 →