8、静态区域设计：静态逻辑设计要点、静态区域时序收敛、静态区域功耗优化
静态区域，说白了就是整个动态部分重构系统里的“定海神针”。
它不参与重构，但所有重构模块的配置、数据流、控制信号都得从它这儿过。我刚开始接触部分重构时，总觉得静态区随便写写就行，反正它又不变。结果呢？第一次上板调试，静态区时序一塌糊涂，重构模块根本跑不起来。嗯，从那以后，我再也不敢小看静态区域的设计了。
8.1 静态逻辑设计要点
静态逻辑的设计，核心就三个字：稳、简、隔离。
- 稳：静态区必须保证在任何重构操作中都不受影响。时钟、复位、配置接口这些关键路径，必须用最可靠的逻辑实现。
- 简：静态区逻辑越简单越好。不要在里面塞复杂的算法或状态机，那是重构模块该干的事。
- 隔离：静态区和动态区之间必须有明确的接口隔离。我习惯用
AXI4-Stream或者简单的FIFO做桥接，这样两边时序域解耦，调试起来也方便。
重要原则：静态区不要依赖任何动态区的内部信号。所有跨区交互必须通过预定义的接口协议完成。
举个例子，我曾经在一个项目中，静态区里放了一个全局状态机，用来控制重构流程。结果动态区某个模块内部逻辑出错，把状态机给带偏了。从那以后，我规定静态区只做“配置分发”和“数据路由”，不做任何决策。
8.2 静态区域时序收敛
时序收敛，是静态区设计里最头疼的事。为什么？因为静态区要同时和多个动态区模块通信，而这些模块的时序特性可能完全不同。
我个人习惯的做法是：
- 给静态区单独设约束。不要和动态区混在一起。我会在
.xdc文件里专门划出一段，只约束静态区的时钟、输入输出延迟。 - 使用寄存器隔离。所有跨区信号，在静态区入口处先打一拍。这样即使动态区信号有毛刺，也不会直接冲击静态区逻辑。
- 做静态区的独立时序分析。在动态区还没完成时，先把静态区单独跑一遍时序。我遇到过有人把所有模块一起综合，结果静态区时序不过，却找不到根因——因为动态区代码还在改。
小技巧：静态区的时钟尽量用 MMCM 或 PLL 生成，不要直接从外部引脚引入。这样你可以通过调整相位来优化建立时间和保持时间。
我记得有一次，静态区时序总是差那么几十皮秒。查了半天，发现是某个跨区信号路径太长，扇出太大。解决办法很简单：在路径中间加一级寄存器，把长路径打断。嗯，有时候问题就是这么朴实无华。
8.3 静态区域功耗优化
功耗优化，很多人只盯着动态区。但静态区如果设计不好，功耗一样会爆。
我总结了几条经验：
- 时钟门控：静态区里那些不常用的模块，比如调试接口、配置寄存器，用时钟门控关掉。我在项目中用过
BUFGCE，效果很明显。 - 信号翻转率控制：静态区的数据总线，如果长时间空闲，不要让它乱翻。我习惯在空闲时把数据总线拉到固定值（比如全0），这样能减少动态功耗。
- 使用低功耗库单元：如果用的是
7系列或UltraScale器件，静态区尽量用LPM或HPM库。虽然面积会大一点，但功耗能降不少。
注意：不要为了省功耗而过度优化静态区。静态区的稳定性优先级永远高于功耗。我曾经为了省几毫瓦，把静态区的时钟频率降了一半，结果导致配置接口响应超时。得不偿失。
下面这张图，是我自己总结的静态区域设计流程。你可以把它当作一个检查清单：
最后说一句，静态区域的设计，其实考验的是你对整个系统架构的理解。不要把它当成“配角”，它才是整个重构系统的基石。我见过太多人把精力全花在动态区上，结果静态区出了问题，整个项目推倒重来。
嗯，记住：静态区稳了，动态区才能浪。
公众号:蓝海资料掘金营，微信deep3321