5、静态区域设计：静态逻辑的约束与综合、时钟与复位管理、静态区域与动态区域的接口同步

好，咱们进入静态区域设计。这部分看着基础，但坑特别多。我见过不少团队，动态部分调得飞起，结果静态区域没处理好，整个工程跑不起来。说白了，静态区域是整个系统的地基，地基不稳，上面盖什么都白搭。

5.1 静态逻辑的约束与综合

静态区域，就是那些不参与动态重构的固定逻辑。它得保证：无论你怎么折腾动态区域，静态部分始终稳定运行。这要求我们在综合阶段就下足功夫。

5.1.1 约束文件怎么写？

我个人习惯，把静态区域的约束和动态区域的约束分开写。别混在一起，否则后期排查问题会疯掉。静态约束主要关注三点：

• 物理约束：固定静态区域的管脚位置、逻辑单元位置。用 LOC 或 Pblock 锁定。
• 时序约束：静态路径的时钟周期、输入输出延迟。这部分和普通设计一样。
• 区域约束：明确告诉工具，哪些资源是静态的，哪些是留给动态的。

举个例子，我在一个项目中用 Xilinx 的 Vivado，静态区域的约束大概长这样：

# 静态区域时钟约束
create_clock -name clk_static -period 10.000 [get_ports clk_in]

# 锁定静态逻辑到特定区域
set_property PBLOCK pblock_static [get_cells -hierarchical -filter {PARENT =~ static_top*}]

# 禁止动态区域使用静态资源
set_property HD.RECONFIGURABLE false [get_cells static_top/*]

嗯，这里要注意：HD.RECONFIGURABLE 这个属性，一定要给静态区域设为 false。我曾经见过有人忘了设，结果综合工具把静态逻辑和动态逻辑混在一起优化，最后动态重构时静态逻辑也跟着崩了。

5.1.2 综合策略

静态区域的综合，我建议用 保守策略。什么意思？就是别让工具为了追求性能把逻辑推得太极限。因为动态区域重构时，可能会引入短暂的电气扰动，静态逻辑得扛得住。

5.2 时钟与复位管理

时钟和复位，是静态区域最容易出问题的地方。你想想看，动态区域重构时，时钟网络可能会短暂中断或抖动，复位信号也可能毛刺。怎么处理？

5.2.1 时钟管理

静态区域的时钟，我强烈建议用 专用的时钟资源，比如 FPGA 里的 BUFG、MMCM、PLL。别用动态区域的时钟网络去驱动静态逻辑。

时钟资源	适用场景	注意事项
BUFG（全局时钟缓冲）	静态区域主时钟	延迟小，抖动低，适合关键路径
MMCM/PLL	时钟频率转换、相位调整	动态重构时不要复位 MMCM，否则静态时钟会断
BUFH（水平时钟）	局部时钟域	适合静态区域内的子模块

我记得有一次，团队里的小伙子把静态区域的时钟接在了动态区域的时钟网络上。结果每次动态重构，静态区域就死机。查了两天才发现，动态区域的时钟在重构时会自动关闭。从那以后，我定了个规矩：静态区域的时钟源，必须独立于动态区域。

5.2.2 复位管理

复位信号，说白了就是让系统回到已知状态。但静态区域的复位，不能跟着动态区域一起复位。否则动态重构一次，静态区域就重启一次，那还叫什么静态？

我的做法是：

• 静态区域用 独立的复位信号，比如上电复位或外部按键复位。
• 复位信号要 同步化处理，避免异步复位带来的亚稳态问题。
• 动态重构期间，禁止复位静态区域。可以在静态区域加一个复位屏蔽逻辑。

5.3 静态区域与动态区域的接口同步

这是整个静态区域设计里最核心的部分。静态和动态区域之间怎么通信？数据怎么同步？搞不好就是亚稳态、数据错乱、系统崩溃。

5.3.1 接口同步策略

静态区域和动态区域，本质上是两个不同的时钟域（即使它们用同一个时钟源，经过不同的时钟网络后，相位也可能不同）。所以，接口必须做 跨时钟域同步。

常用的方法有：

• 双级触发器同步：最简单的同步器，适用于单比特控制信号。
• 异步 FIFO：适用于多比特数据总线，比如 AXI-Stream 接口。
• 握手协议：用 req/ack 信号做双向确认，适用于低速控制。

我个人偏爱异步 FIFO。为什么呢？因为动态重构时，动态区域的时钟可能会停，但静态区域还在跑。异步 FIFO 天然能处理这种时钟不匹配的情况。

5.3.2 接口信号的特殊处理

除了同步，接口信号本身也要注意：

• 不要用动态区域的寄存器直接驱动静态区域。动态重构时，那些寄存器会被重置，输出可能变成 X 或 Z。
• 接口信号要加寄存器隔离。在静态区域靠近接口的地方，加一级寄存器，把动态区域的信号先锁存一下。
• 考虑重构时的信号毛刺。动态区域在重构瞬间，输出可能是不确定的。静态区域要能容忍这种毛刺，或者用使能信号屏蔽掉。

5.3.3 一个实际的接口设计示例

下面是我在一个项目中用过的静态-动态接口结构。静态区域通过异步 FIFO 接收动态区域的数据：

// 静态区域：异步 FIFO 读端
module static_fifo_reader (
    input  wire        clk_static,
    input  wire        rst_n_static,
    // 来自动态区域的异步 FIFO 接口
    input  wire [31:0] fifo_dout,
    input  wire        fifo_empty,
    output wire        fifo_rd_en,
    // 输出到静态逻辑
    output reg  [31:0] data_out,
    output reg         data_valid
);

    // 同步 fifo_empty 到静态时钟域
    reg [1:0] empty_sync;
    always @(posedge clk_static or negedge rst_n_static) begin
        if (!rst_n_static) begin
            empty_sync <= 2'b11;
        end else begin
            empty_sync <= {empty_sync[0], fifo_empty};
        end
    end

    wire empty_static = empty_sync[1];

    // 读使能：非空时读取
    assign fifo_rd_en = !empty_static;

    // 数据输出
    always @(posedge clk_static or negedge rst_n_static) begin
        if (!rst_n_static) begin
            data_out   <= 32'd0;
            data_valid <= 1'b0;
        end else begin
            data_out   <= fifo_dout;
            data_valid <= fifo_rd_en;
        end
    end

endmodule

你看，这里我用了双级触发器同步 fifo_empty 信号。为什么？因为 fifo_empty 来自动态区域的时钟域，直接采样可能会亚稳态。两级同步后，亚稳态概率降到可以忽略的程度。

5.3.4 接口的物理布局

除了逻辑设计，接口的物理布局也很重要。静态区域和动态区域的接口，最好放在 固定的物理位置。比如在 FPGA 里，用特定的 SLICE 或 BRAM 作为接口缓冲区。这样动态重构时，接口的物理连接不会变。

我习惯在静态区域靠近动态区域边界的地方，放一排 接口寄存器。这些寄存器用静态区域的时钟驱动，专门用来接收动态区域的数据。好处是：

• 物理位置固定，时序可预测。
• 动态区域重构时，这些寄存器不受影响。
• 方便调试，逻辑分析仪可以直接抓这些寄存器的值。

5.4 本章小结

静态区域设计，说白了就是三个字：稳、独、隔。

• 稳：约束要保守，综合要留余量，时序要可靠。
• 独：时钟独立、复位独立、资源独立，别和动态区域搅在一起。
• 隔：接口要同步、要隔离、要滤波，别让动态区域的波动影响到静态逻辑。

做到这三点，静态区域基本就稳了。下一节咱们会深入动态区域的设计，到时候你会发现，静态区域打得牢，动态区域才能玩得转。

---

公众号:蓝海资料掘金营，微信deep3321